EDA技术及应用课程设计报告 题目：数字频率计的设计 班级： 自动化132 学生姓名： 王肖亮 指导老师： 潘清明1. 引言1) .数字频率计数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值其扩展功能可以测量信号的周期和脉冲宽度通常说的，数字频率计是指电子计数式频率计测量频率的方法有很多，按照其工作原理分为无源测量法、比较法、示波器法和计数法等计数法在实质上属于比较法，其中最常用的方法是电子计数器法电子计数器是一种最常见、最基本的数字化测量仪器数字计数式频率计能直接计数单位时间内被测信号的脉冲数，然后以数字形式显示频率值这种方法测量精确度高、快速，适合不同频率、不同精确度测频的需要电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法由于数字电路的飞速发展和集成电路的普及，计数器的应用十分广泛利用电子计数器测量频率具有精度高，显示醒目直观，测量迅速，以及便于实现测量过程自动化等一系列突出优点，所以该方法是目前最好的。
在电子技术领域，频率是一个最基本的参数数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度等通过传感器转换成信号频率，可用数字频率计来测量尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化.随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面2).EDA技术 现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即EDA技术EDA技术是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电路而随着技术的进步，EDA技术更多地应用到各个电子系统中已成一种趋势，本设计主要设计一8位10进制频率计Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式具有运行速度快，界面统一，功能集中，易学易用等特点Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具.2.实验目的（1） 熟悉Quartus Ⅱ/ISE Suite/ispLEVER 软件的基本使用方法2） 熟悉GW48-CK或其他EDA实验开发系统的基本使用方法3） 学习VHDL基本逻辑电路的综合设计应用3.实验内容 设计并调试好8位十进制数字频率计，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证4.实验要求 （1）画出系统的原理框图，说明系统中各主要组成部分的功能 （2）编写各个VHDL源程序 （3）根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序 （4）根据选用的EDA实验开发装置编号用于硬件验证的管脚锁定表格或文件。
（5）记录系统仿真、逻辑综合及硬件验证结果 （6）记录实验过程中出现的问题及解决办法5.系统设计思路 8位十进制数字频率计由1个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、1个32位锁存器REG32B组成以下分别叙述频率计各逻辑模块的功能与设计方法 1）测频控制信号发生器的设计 频率测量的基本原理是计算每秒内待测信号的脉冲个数这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制当TETEN高电平时，允许计数；低电平时停止计数，并保持其所记的数在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，由外部的7段译码器译出并稳定显示锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下一秒钟的技术操作做准备 测频控制信号发生器的工作时序，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK的频率取1Hz，而信号TSTEN的脉宽恰好为1s，可以用作闸门信号此时，根据测频的时序要求，可得出信号LOAD和CLR_CNT的逻辑描述。
在计数完成后，即计数使能信号TSTEN在1S的高电平后，利用其反相值的上跳沿产生一个锁存信号LOAD，0.5s后，CLR_CNT产生一个清零信号上跳沿 测频控制信号发生器工作时序 高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真（TIMING SIMULATION），防止可能产生的毛刺 2）寄存器REG32B的设计 设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B的内部，并由REG32B的输出端输出，然后由实验板上的7段译码器译成能在数码管上显示的相对应的数值 3）十进制计数器CNT10的设计 此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定计数值当高电平时计数允许，低电平时计数禁止6.VHDL源程序1）.有时钟使能的十进制计数器的源程序CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC; --计数时钟信号 CLR:IN STD_LOGIC; --清零信号 ENA:IN STD_LOGIC; --计数使能信号 CQ:OUT INTEGER RANGE 0 TO 15; --4位计数结果输出 CO:OUT STD_LOGIC); --计数进位END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR='1' THEN CQI<=0; --计数器异步清零 ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<9 THEN CQI<=CQI+1; ELSE CQI<=0; END IF; --等于9，则计数器清零 END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CQI=9 THEN CO<='1'; --进位输出 ELSE CO<='0'; END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART; 2)32位锁存器的源程序REG32B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LOAD:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END ENTITY REG32B;ARCHITECTURE ART OF REG32B IS BEGIN PROCESS(LOAD,DIN) IS BEGIN IF(LOAD 'EVENT AND LOAD = '1')THEN DOUT<=DIN; END IF; END PROCESS;END ARCHITECTURE ART;3) 测频控制信号发生器的源程序TESTCTL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC; --1HZ测频控制时钟 TSTEN:OUT STD_LOGIC; --计数器时钟使能 CLR_CNT:OUT STD_LOGIC; --计数器清零 LOAD:OUT STD_LOGIC); --输出锁存信号 END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK:STD_LOGIC; BEGIN PROCESS(CLK) IS BEGIN IF CLK'EVENT AND CLK='1' THEN --1Hz时钟二分频 DIV2CLK<=NOT DIV2CLK; END IF;END PROCESS;PROCESS(CLK,DIV2CLK) IS BEGIN IF CLK='0' AND DIV2CLK='0' THEN --产生计数器清零信号 CLR_CNT<='1'; ELSE CLR_CNT<='0'; END IF;END PROCESS;LOAD<=NOT DIV2CLK; TSTEN<=DIV2CLK;END ARCHITECTURE ART;4） 数字频率计的源程序FREQ.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQ IS PORT(FSIN: IN STD_LOGIC; CLK: IN STD_LOGIC; DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END ENTITY FREQ;ARCHITECTURE ART OF FREQ IS COMPONENT CNT10 IS --待调用的有时钟使能的十进制计数器端口定义 PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END COMPONENT CNT10; COMPONENT REG32B IS --待调用的32位锁存器端口定义 PORT(LOAD:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END COMPONENT REG32B; COMPONENT TESTCTL IS --待调用的测频控制信号发生器端口定义 PORT(CLK:IN STD_LOGIC; TSTEN:OUT STD_LOGIC; CLR_CNT:OUT STD_LOGIC; LOAD:OUT STD_LOGIC); END COMPONENT TESTCTL; SIGNAL SE,SC,SL:STD_LOGIC; SIGNAL S1,S2,S3,S4,S5,S6,S7,S8:STD_LOGIC; SIGNAL SD:STD_LOGIC_VECTOR(31 DOWNTO 0); BEGIN U0:TESTCTL PORT MAP(CLK=>CLK,TSTEN=>SE,CLR_CNT=>SC,LOAD=>SL); U1:CNT10 PORT MAP(CLK=>FSIN,CLR=>SC,ENA=>SE,CQ=>SD(3 DOWNTO 0),CO=>S1);--名字关联 U2:CNT10 PORT MAP(CLK=>S1, CLR=>SC,ENA=>SE,CQ=>SD(7 DOWNTO 4),CO=>S2); U3:CNT10 PORT MAP(S2,SC,SE,SD(11 DOWNTO 8),S3);--位置关联 U4:CNT10 PORT MAP(S3,SC,SE,SD(15 DOWNTO 12),S4); U5:CNT10 PORT MAP(S4,SC,SE,SD(19 DOWNTO 16),S5); U6:CNT10 PORT MAP(S5,SC,SE,SD(23 DOWNTO 20),S6); U7:CNT10 PORT MAP(S6,SC,SE,SD(27 DOWNTO 24),S7); U8:CNT10 PORT MAP(S7,SC,SE,SD(31 DOWNTO 28),S8); U9:REG32B PORT MAP(LOAD=>SL,DIN=>SD(31 DOWNTO 0),DOUT=>DOUT);END ARCHITECTURE ART;7.仿真结果FREQ的时序仿真结果CNT10的时序仿真结果8.原理图1) .功能模块 CNT10模块 REG32B模块 FREQ模块 TESTCTL模块2) .8位十进制数字频率计逻辑图9.实验程序截图CNT10.VHDREG32B.VHDTESTCTL.VHDFREQ.VHD。