电子技术课程设计 --———8位十六进制频率计设计 学院： 专业: 班级: 姓名：学号: 指导老师： 目 录一． 设计任务和要求 -—————-----——-——-——----—-—-—(1）二． 总体框图 —--—---—-———--—-—--——-—--—-——-————（1）三． 选择器件 —-----—----——-—----—--——--—--—-——-（1）四．功能模块 ---—-———--—--—-—----—————---—--———（2）五．总体设计电路图 -—-———---———--——-—-----——-—-（7）六．实习心得 ---—--—-—-—-—----—--——--—--—-—-———（9）七．参考文献 ----——-—-———-——-—-—--—--———--—---(10）8位十六进制频率计设计一、设计任务和要求 TFCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号,并对频率计中的32位二进制计数器COUNTER32B的ENABL使能进行同步控制。
当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进各锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁.锁存信号后，必须有清零信号RST_CNT对计数器进行清零,为下一秒的计数操作作准备.二、总体框图 计 数 器 锁 存 器译 码 器三、选择器件1、配有 max+plus11软件的计算机一台2、选用FPGA芯片，如FLEX10K系列的EPF10KLC84-4.3、FPGA适配器板：标准配置是EPF10K10接口板4、下载接口是数字芯片的下载接口，主要用于FPGA芯片的数据下载.5、发光二极管.四、功能模块1、测频控制电路 设计频率极的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序控制时钟信号clk取为1Hz,2分频后即可查声一个脉宽为1秒的时钟test-en,一此作为计数闸门信号.当test-en为高电平时，允许计数；当test—en由高电平变为低电平（下降沿到来)时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次test-en上升沿到哦来之前产生零信号clear，将计数器清零,为下次计数作准备. VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164。
ALL;USE IEEE.STD_LOGIC_UNSIGNEDALL；ENTITY FTCTRL ISPORT(CLKK:IN STD_LOGIC； CNT_EN:OUT STD_LOGIC; RST_CNT：OUT STD_LOGIC; Load:OUT STD_LOGIC);END FTCTRL;ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK：STD_LOGIC；BEGIN PROCESS（CLKK)BEGIN IF CLKK'EVENT AND CLKK='1’THEN Div2CLK〈=NOT Div2CLK;END IF;END PROCESS;PROCESS(CLKK，Div2CLK)BEGINIF CLKK='0' AND Div2CLK=’0' THEN RST_CNT<='1'；ELSE RST_CNT<=’0’;END IF；END PROCESS;Load<=NOT Div2CLK; CNT_EN〈=Div2CLK；END behav；仿真结果： 2、32位锁存器当test-en下降沿到来时，将计数器的计数值锁存,这样可由外部的七段译码器 译码并在数码管显示。
设置锁存器的好处是显示的数据稳定,不会由于周期性的清零信号而不断闪烁锁存器的位数应跟计数器完全一样VHD程序：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY REG32B IS PORT(LK：IN STD_LOGIC； DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0）； DOUT：OUT STD_LOGIC_VECTOR(31 DOWNTO 0））； END REG32B;ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LK， DIN）BEGIN IF LK'EVENT AND LK = ’1’ THEN DOUT <= DIN； END IF；END PROCESS;END behav； 仿真结果： 3、计数器计数器以待测信号作为时钟，清零信号clear到来时,异步清零；test—en为高电平时开始计数.计数是以十进制数显示，本文设计了一个简单的10kHz以内信号的频率机计，如果需要测试较高的频率信号，则将dout的输出位数增加，当然锁存器的位数也要增加 。
VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164ALL；USE IEEESTD_LOGIC_UNSIGNED.ALL；ENTITY COUNTER32B IS PORT(FIN:IN STD_LOGIC;CLR:IN STD_LOGIC;ENABL:IN STD_LOGIC；DOUT：OUT STD_LOGIC_VECTOR(31 DOWNTO 0)）;END COUNTER32B;ARCHITECTURE behav OF COUNTER32B IS SIGNAL CQI ：STD_LOGIC_VECTOR（31 DOWNTO 0);BEGIN PROCESS(FIN，CLR，ENABL)BEGIN IF CLR='1’THEN CQI〈=（OTHERS=>'0'）；ELSIF FIN’EVENT AND FIN=’1’THENIF ENABL='1'THEN CQI〈=CQI+1；END IF；END IF;END PROCESS;DOUT〈=CQI;END behav；仿真结果 五、总体设计电路图仿真结果及其分析:分配管脚图接线：输入:CLK-〉27端连接在时钟信号2Hz~32Hz上FIN—>29端接在按键开关上输出：DOUT0->16、DOUT 1—>17、DOUT 2—〉18、DOUT3-〉19、DOUT4—>20、DOUT5-〉21、DOUT6—>22、DOUT7—〉22………DOUT31—〉62分别接在三十二位发光二极管上。
六、实验心得经过三周的课程设计,有很多的心得体会，有关于数电方面的，更多的是关于人与人之间关系方面的 8位十六进制频率计是一种用十六进制数字显示被测信号频率的数字测量仪器.它的基本功能是测量正弦信号方波信号,尖脉冲信号及其他各种单位时间内变化的物理量. 本文粗略讲述了我在本次实习中的整个设计过程及收获.讲述了频率计的工作原理以及其各个组成部分，记述了我在整个设计过程中对各个部分的设计思路、对各部分电路设计方案的选择、元器件的筛选、以及对它们的调试、对调试结果的分析，到最后得到的实验结果的方方面面 通过该课程设计，掌握了什么是编译程序，编译程序工作的基本过程及其各阶段的基本任务，熟悉了编译程序总流程框图，了解了编译程序的生成过程、构造工具及其相关的技术对课本上的知识有了更深的理解，课本上的知识师机械的,表面的通过把该算法的内容,算法的执行顺序在计算机上实现，把原来以为很深奥的书本知识变的更为简单，对实验原理有更深的理解在连接各个模块的时候一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的,只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出现错误提示，在器件的选择上也有一定的技巧，只有选择了合适当前电路所适合的器件,编译才能得到完满成功。
经过查资料、选方案、设计电路、撰写设计报告、使我们得到一次较全面的工程实践训练理论联系实际，提高和培养创新能力，为后续课程的学习,毕业设计，毕业后的工作打下基础同时，结合实践操作,可以体现现代化的设计方法和理念，使电子课程设计在培养我们能力方面，得到比较大的提高有志者事竟成”,和其他科目一样,只要认真用心去学习，就一定会有不少收获和惊喜的特别感谢柴老师在实验设计以及实验过程中的指导！七．参考文献EDA技术实用教程 潘松 编著 科学出版社。