纳米级SRAM的ESD保护电路设计随着半导体器件的特征尺寸不断缩小,ESD保护电路设计变得越来越复杂 因此为先进的纳米级芯片提供良好的ESD防护能力变得很重要本文主要工作是为一款纳米级SRAM芯片设计了 ESD防护电路,保证其ESD 防护能力通过人体模型（HBM）2kV首先设计了在纳米级工艺下VDD和VSS电源线 之间的钳位电路并对其进行了仿真;其次对SRAM芯片不同类型PAD之间设计了 ESD泄放通道，保证ESD在PAD发生时,ESD电流可以得到迅速泄放;最后，设计了 全芯片的ESD保护电路及版图本文主要创新工作如下：1）设计了纳米级工艺下VDD和VSS电源线之间的钳 位单元首先，分析了大尺寸工艺下VDD和VSS电源线之间钳位单元和传统的导 通钳位单元的缺点，设计了新的适合在纳米级工艺下应用的ESD保护电路其次，对设计的新的钳位单元进行了仿真,主要包括:在ESD事件发生时，对 ESD钳位单元两端钳位电压进行仿真,保证钳位电压不能大于被保护器件栅氧击 穿电压和源漏击穿电压的最小值;对设计的钳位单元进行正常上电仿真,保证在 正常上电过程中ESD钳位单元不能产生误触发而产生大的漏电流;对钳位单元的 防噪声能力进行了仿真，保证电源在正常过程中有噪声影响时，钳位单元不能开 启而产生漏电流。
2）对不同类型PAD之间可能发生的ESD组合，为每种组合设计 了 ESD电流泄放通道对不同组合之间的ESD泄放通道，保证设计的ESD保护结构在泄放ESD电流 的过程中压降小于被保护器件栅氧击穿电压和源漏击穿电压的最小值3）设计了 全芯片的ESD保护电路和版图考虑VDD和VSS电源线上寄生的杂散电阻/电容对ESD泄放能力的影响，对 VDD和VSS电源线之间的钳位单元的个数和位置做了合理的设计，保证ESD发生 时,ESD电流能得到及时的泄放根据Foundary提供的Design Rule文件为全芯 片的ESD保护电路提供了版图设计,保证版图有很好的抗ESD能力。